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--Archivo: tri_state.vhd 		                 	 --
--Fecha de creación: 01/10/2010					 --
--Última fecha de modificación: 01/10/2010			 --
--Diseñador: Jesus Perez					 --
--Diseño: Celda de 3 Estados.				 	 --
--Propósito: Celda de 3 Estados	para la celda de memoria 	 --
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library IEEE;
use IEEE.std_logic_1164.all;

entity tri_state is
  port(
    I : in  std_logic;
    E : in  std_logic;
    O : out std_logic
  );
end tri_state;

architecture behavioral of tri_state is

signal state : std_logic;

begin

  process(I, E)
  begin
    if(E = '1') then
      state <= I;
    else 
      state <= 'Z';
    end if;
  end process;

  O <= state;

end behavioral;
